抗工艺变化的SRAM时序控制电路设计文献综述

 2022-09-24 12:00:23

  1. 文献综述（或调研报告）：

1、研究背景

移动互联网的快速发展和云技术的出现，人们的日常生活方式发生了重大改变。与人类日常生活息息相关的消费类移动市场，如人们更多使用移动终端登录网络社交平台进行交流，使用平板电脑阅读书籍，通过移动终端处理各类邮件等。作为移动电子设备主要存储器件，静态随机存取存储器，即SRAM，逐渐呈现出高集成度、快速及低功耗的发展趋势。在半导体存储器的发展中，SRAM由于其广泛的应用成为其中不可或缺的重要一员。近年来，SRAM在改善系统性能、提高芯片可靠性、降低成本等方面都起到了积极的作用。目前移动互联网芯片对低功耗和高性能的要求越来越高，移动互联网芯片对 SRAM的性能需求也会随之不断增长，SRAM的工艺要求也不断提升。然而随着半导体工艺技术的发展，器件的工艺的发展变化给SRAM时序控制电路的设计带来许多新的问题与挑战，在低电压下这种趋势变得更加明显。

2、国内外发展现状

集成电路设计、制造水平的提高使得 SRAM 的性能得以不断改善。 SRAM 因其读写速度快，在电信和数据通信中用作缓冲存储器已有十来年，但是广阔的市场需求又为其提出了新的要求。针对不同的应用市场，SRAM 产品的技术发展已经呈现出了两大趋势：一是向高性能通信网络所需的高速器件发展，由于读写速度快， SRAM 被用作计算机中的高速缓存，提高它的读写速度对于充分发挥微处理器的优势，改善处理器性能有着积极的意义。另一个是降低功耗，以适应蓬勃发展的便携式应用市场。目前，低功耗设计已经成为 SRAM 研发工作中急需解决的课题之一。功耗的降低同时会减少芯片的成本、提高工作稳定性。

2004年手机等移动终端市场对 SRAM 的需求约占总需求的 50%左右，另有30%左右的 SRAM 产品被通信市场消化。未来 SRAM 市场的增长将是平稳和渐进的。传统的SRAM技术正在受到其他竞争性的 DRAM 技术的冲击。例如，在高速网络方面FCRAM和RLDRAM技术正在相互竞争中快速成长；在便携式应用领域，诸如CellularRAM 与Mobile FCRAM 等PSRAM产品也正在逐渐挤压原先由 SRAM 独占的低功耗应用空间。

目前在国内外，SRAM时序跟踪电路的主要研究方向有两大类：一是结合存储器内建自测试（Memory Build-In Self Testing，MBIST）电路，调节时序跟踪电路延时，提高跟踪性；二是采用抗工艺变化的时序跟踪电路来减小局部工艺偏差所带来的延时变化。下面对目前主流的电路设计方案进行介绍：

（1）首先介绍基于MBIST自测试的时序跟踪电路。该方案由两部分构成，传统的复制位线电路以及基于MBIST的可调延时链。通过传统复制位线电路来跟踪真实位线放电的全局工艺偏差。对于局部工艺偏差的影响，根据MBIST的测试结果来调节延时链，对局部工艺偏差进行补偿。这种方案的主要缺点是需要MBIST测试电路，同时每一块SRAM都需要单独调节延时链的延时，大幅增加了测试时间与成本。在宽电压工作时，该方案需要在不同电压下进行测试与调节，确保时序正确工作，这与宽电压自适应电压的理念相违背。

（2）其次是基于统计算法的延时校准技术。该方案通过测量每条位线放电的延时，得到放电延时的统计分布，通过统计算法处理其延时特性，从而自动调节时序跟踪电路的放电延时。该方案需要复杂的统计算法模块和延时调节模块，面积消耗大，设计复杂，同时也需要测试电路的配合，大幅增加了测试时间，缺乏实用性。

（3）另外为了抑制局部工艺偏差的影响，多级复制位线电路也开始广泛运用在实际器件中。该方案通过将传统复制位线分成多级，每一级上的复制放电单元数目与传统方案一样，通过反相器将多级位线串联起来，使得延时与传统方案一致。该方案通过将复制位线分级，降低了每一级位线上的电容，从而减小了复制位线延时变化。然而该方案中的级间反相器带来了额外的延时，在低电压下这些额外延时大幅降低了SRAM的性能，限制了分级数目的增加。由于分级数目受到限制，因此对局部工艺偏差的抑制也十分有限。同时，该方案也并未考虑宽电压的工作情况，因此电压跟踪性能也未得到优化。

3、存在问题

传统SRAM时序电路在很多程度上降低了工艺变化，但随着工艺对功耗的要求，晶体管的阀值电压越来越低，工艺变化的值会变得更大。SRAM传统复制线延时技术实现的时序电路在低电压先进工艺中将会引起比较大的工艺变化，造成设计裕度增大，拉长了数据存储时间，并给整个系统功耗造成不必要的损失。显然地，采用传统复制线技术的时序控制电路抗工艺变化能力不足。

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