文献综述（或调研报告）：
本研究拟分时间数字转换器的原理分析和时间数字转换器的结构分析两部分。首先对TDC在国际的研究现状和在国内的研究现状重新审视，深入分析TDC的原理和结构上的改进方案的优劣点，并结合数字电路中与其相关的全数字锁相环进行评估，得出TDC在当今的研究方向和待解决的难题。本文的研究重点是TDC各结构的分辨率、测量动态范围和功耗等情况。接着详细展开叙述。
时间数字转换器的功能是以一定的精度对输入的脉冲信号进行量化，将携带时间信息的脉冲信号转换为数字信号，从而实现对时间信息的测量。被广泛应用于科学实验、测量仪器、正电子成像、生物医学等领域。
时间数字转换器的结构研究在国际上已成为热点之一。许多学者对时间数字转换器电路结构提出了改进，以更好地服务锁相环电路。最初，TDC被用于科学核实验来定位单次射击事件。最近，它出现在电信系统中的所有数字频率合成器中，有多种不同的结构。缓冲器或反相器的传统延迟线是实现计数器辅助ADPLL的TDC的著名方法[1]。该结构首次针对蓝牙商业应用提出，其中时间分辨率仅限于一个与可用处理技术相关的逻辑单元延迟[2]。为了提高子门延迟以下的分辨率，开发了局部无源插值[3]、脉冲收缩[4]和游标延迟线（VDL）技术[5]。通过采用两个延迟单元之间的差异，大大提高了分辨率。作为在TDC中实现精细分辨率的一种替代方法，时间放大方法被提出用于处理时域信号的电路[6]。双步TDC放大粗转换后的时间剩余，然后执行精细转换，但是它会受到增益不确定性的影响，同时存在难以忽略的线性问题。较为典型的，文献[7]提出一种精细分辨率的数字时间转换器，用于辅助分数N宽带全数字锁相环。这种TDC采用双通道时间交织时域寄存器和隐式加法器/减法器，实现错误反馈拓扑。在功耗方面启用所有的3级TDC仅消耗1.2mW，但在设计时为了全数字锁相环的整体性能，TDC的结构为实现高精度分辨率而牺牲了部分动态范围。文献[8]提出了一种新颖的自校准TDC架构，使得延迟链可以重复用于测量大的时间间隔，用于全数字锁相环。所提出的TDC实现了线性度的显着改善，并且有较大的可检测转换范围，范围在0.285到10 ns之间，但在低功耗方面不够完美。文献[9]提出的多位TDC架构更注重低功耗。总的来说，在设计或者优化TDC的结构时，更注重整个锁相环电路的性能，为此通常会采用折衷的方式，以服务整体电路，例如为保证分辨率只能选择较为窄的动态范围——TDC在保证高分辨率以及大测量范围的同时降低TDC功耗仍然未能完美解决。
国内时间数字锁相环的研究成果也取得了不菲的成果，有的是对TDC结构的改进，也有的是提出了新架构。与国际上的研究成果相比，在难点的攻克方式上一致，所以TDC在满足需求的几个性能的情况下，还是会存在或多或少的缺点。文献[10]中传统的多时钟多相位 TDC 结构以消耗较多的硬件资源来保证动态范围，但存在量化精度低的问题。文献[11]中基于时间间隔放大器的分数指数型的TDC，使用级联的时间放大器放大相位差信号，因而分辨率具有一定的提高，但是环路的锁定时间较长。文献[12]中提出的基于自由环形振荡器的多相位型 TDC，虽然能够有效改善电路的动态范围，但是量化脉冲信号的分辨率较低。较为新颖的是，文献[13]中设计的基于游标尺链型的TDC是利用两个分辨率比较接近的延时线对两路输入信号的时序进行比较和量化，在量化精度和硬件资源消耗上比传统的多时钟多相位TDC 结构都有一定的改善，具有一定的代表性和优越性。文献[14]提出了一款基于时间放大器的两步式TDC，通过对于传统的两步式TDC的电路结构进行改进，极大地减小了电路的复杂度并降低功耗，并且该TDC具有高分辨率。总的来说，国内研究的TDC结构不乏创新点，在性能方面也有一定的优势。但是同样的，仍然未能完美解决高分辨率、大测量范围和降低TDC功耗相互制约的问题。
下面针对2种典型的精细测量的TDC结构原理展开介绍：
1. 抽头延迟线类型的TDC
抽头延迟线法的原理是使被测量的开始信号通过延迟线进行传输，通过抽头信号探测它在被测量时间段内传递到的位置，从而判断时间测量的结果。相邻抽头之间的信号延迟时间就是测量的最小分辨率。在电路中实现时，延迟线一般是通过延迟单元构成的，测量的分辨率就是这些单元的延迟时间。在集成电路中，通常采用的电路单元是反相器，目前常用的集成电路工艺条件下这个延迟时间可以做到大约101~102ps量级，对于大多数测量来说，这样的分辨率已经可以满足要求了。
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